网表。
4．门级验证（Gate-Level Netlist Verification）
门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路是否符合功能需求，该工作一般利用门电路级验证工具完成。注意，此阶段仿真需要考虑门电路的延迟。
5．布局和布线
布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC的性能，尤其在0.25 微米制程以上，这种现象更为显著。
6．电路仿真
在这个阶段，除了重复验证SOC 的功能是否外，还需要确认在考虑门电路延迟和连线延迟的条件之下，电路能否正常运作。
电路仿真是基于最终时序的版图后仿真，往往作为流片前签收sign-off 的条件。所有时序的仿真，一般是使用SDF（标准延时）文件来输入延时信息。由于需要考虑的参考很多，这次仿真时间将数倍于先前的仿真。同时进行的软件协同设计，要考虑指令集、指令编译系统、开发集成环境、模拟仿真设备等。在硬件和软件设计的过程中，需要进行系统验证，一般对于数字电路采用FPGA 基本就可以实现验证过程，而对于数模混合电路的系统芯片来说，验证则要复杂得多。
如图1-1 所示，就是SOC 开发的一个简单流程。
图1-1 SOC 开发的简单流程
除了拥有经验丰富的设计团队，成功的SoC 芯片设计还需要如下几个方面的准备和整合：
(1) 先进的设计工具及可靠的设计方法。设计工具和方法决定了SoC 设计效率和芯片性能的基础。对于在进行具体的SoC 设计的同时，高效和及时的EDA 厂商的设计工具本地化支持，以及先进设计方法的交流也是一个SoC 芯片设计成功及能持续提高的重要保证。
(2) 适当的IP（包括IP 提供商及其IP 的选择）和可靠的Library（包括Library 提供商的选择）。
(3) Foundry 及其工艺的考虑和选择。对于SoC 芯片设计，除了重视EDA 设计工具和方法的确定，整个芯片Tape-out 的供应链的管理也非常重要，尤其是深亚微米（Deep Sub-Micron)的设计。其中包括，Foundry 及其制造工艺的确定，和与该工艺相对应的IP 和Library 的选择。先进的EDA 设计工具和方法，适当的工艺、IP 和Library 的确定可以降低芯片设计和制造中不必要的风险、时间延误、和费用支出，并提高芯片设计一次成功的可能。
1.2 SoPC
以往的SoC 设计依赖于固定的ASIC。其设计方法通常采用全定制和半定制电路设计方法，设计完成后如果不能满足要求，经常需要重新设计再进行验证，这将导致开发周期变长，开发成本增加。另外，如果要对固定ASIC 的设计进行修改、升级，也将花费昂贵的代价进行重复设计。与ASIC 比较，可编程逻辑器件(PLD)的设计要灵活得多，它不仅开发周期较短，而且规模效应具有成本优势。因此，著名的可编程逻辑器件生产厂家美国Altera 公司提出了基于PLD 的SoC 设计方案———SoPC (System on a Programmable Chip，片上可编程系统)。
SoPC 是SoC 技术和可编程逻辑技术结合的产物，是一种特殊的嵌入式系统。首先它是SoC，即可以由单个芯片完成整个系统的主要逻辑功能；其次，它还是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备一定的系统可编程功能。
1.2.1 SoPC 的特点
SoPC 设计技术涵盖了嵌入式系统设计技术的全部内容，包括：以处理器和实时多任务操作系统（RTOS）为中心的软件设计技术、以PCB 和信号分析为基础的高速电路设计技术、软硬件协同设计技术。SoPC 结合了SoC、PLD 和FPGA 各自的优点，具备以下特点：
􀂄 至少包含一个嵌入式处理器内核
􀂄 具有小容量片内高速RAM 资源
􀂄 丰富的IP Core 资源可供选择
􀂄 足够的片上可编程逻辑资源
􀂄 处理器调试接口和FPGA 编程接口
􀂄 可能包含部分可编程模拟电路
􀂄 单芯片、低功耗、微封装
目前，0.13 微米的ASIC 产品制造价格仍然相当昂贵，相反，集成了硬核或软核CPU、DSP、存储器、外围I/O 及可编程逻辑的SoPC 芯片在应用的灵活性和价格上有极大的优势。
1.2.2 SoPC 解决方案
近年来PLD 器件密度的提高，芯片规模的扩大和性能的提升为SoPC 提供了物质基础。下面以Altera 公司的SoPC 解决方案为例，介绍一下SoPC 技术的应用。
Altera 公司起初是生产可编程逻辑器件及其开发工具，并拥有一些IP 核的公司。随着技术的发展，尤其是通信技术的发展，对带宽和速度的要求越来越高，Altera 率先推出自己的SoPC 解决方案，将处理器、存储器、I/O 口、LVDS、CDR 等系统设计需要的东西集成到一个PLD 器件上，构建成一个可编程的片上系统。
1．Nios 软核
在2000 年，Altera 发布了Nios 处理器，推出了一个基于APEX 系列FPGA的嵌入式处理器解决方案，这是Altera Excalibur 嵌入处理器计划中的第一个产品，它将可编程逻辑器件和处理器的能力结合到了一起，成为业界第一款为可编程逻辑优化的可配置处理器。
这种Nios 处理器是1 种参数化的软核，设计人员可以通过编写一些新的HDL 模块或改写已有HDL 模块中的参数来对软核进行优化，及增加外围电路的功能。使用Nios 软核的SoPC 解决方案具有如下特点：
(1) 可配置为32 位或16 位的CPU，使设计人员能够在速度与占用资源上做出最优选择。
(2) 带有大量的外设和接口库，如UART、时钟、DMA、SDRAM、并行I/O 等。这些特性使得SoC 的设计变得简单化，提高了设计可靠性，降低了设计成本。
Nios 软核主要面向对速度的要求不高的低端应用，因为Nios 软核只占用芯片内部很少的一部分逻辑单元，所以成本较低。同ASIC 相比较，如果将处理器放到ASIC 中，不但需要付给处理器厂商专利费，而且ASIC 的投资大，风险也大。Nios 则没有这个问题，由于它是可配置的，所以还可以应用于Altera公司其他的FPGA 芯片上，如Stratix、APEX II 等。值得一提的是，Stratix 系列带有DSP 功能块，将Nios 核嵌入其中，可以提供比一般的DSP 更高的性能，加上本身具有的可编程功能，它将提供更高性能的DSP 应用。
2．ARM922T 硬核
在速度要求较高的高端应用，如通信领域，软核的处理速度不够，Altera就推出了基于ARM 硬核的SoPC 解决方案。例如，Excalibur EPXA1 中就使用了嵌入的ARM922T 硬核做为处理器，它具有如下特点：
(1) 芯片内嵌入了200MHz (210MIPS)的ARM922T RISC(精简指令集计算机) CPU，并带有容量各为8K 字节的指令和数据缓冲区。
(2) 芯片内包含存储器管理单元(MMU)，可以给RTOS (实时操作系统)提供多线程的支持。
(3) 片上集成了存储器和多种外部设备接口，包括：SRAM/DPRAM、UART、32 位时钟、存储器控制器等。Excalibur 系列将ARM 处理器的高速计算能力和可编程功能结合到一起，使设计人员从繁重的处理器设计工作中解脱出来，从而将大部分精力用在系统功能的实现上。当应用要求更高的性能时，Altera 还推出了更高速的硬核和更先进的PLD结构，提供给客户一个更快速的解决方案。
3．EDA 开发工具
为了支持SoPC 的开发，Altera 公司还推出了一系列EDA 设计工具，如Quartus II，以及SoPC Builder。Quartus II 是一个集成开发环境，设计人员可在里面完成SoPC 的全部设计，包括系统的生成、编译、仿真，并可以下载到开发器件中，进行实时评估和验证。尤其，该软件还可以集成SoPC Builder 开发工具，令SoPC 的开发更为便捷。
SoPC Builder 是一个自动化的系统开发工具，可以简化SoPC 的设计工作。它提供了一个强大的设计平台以搭建基于总线的系统，其内部包含了一系列的模块，如处理器、存储器、总线、DSP 等IP 核。使用SoPC Buider，设计人员能够快速地调用和集成内建的IP 核库，定义一个从硬件到软件的完整系统。
1.3 常用总线和Ip
1.3.1 常用总线结构
为了使IP 核集成更快速、更方便，缩短进入市场的时间，迫切需要一种标准的互联方案，在这一背景下产生的片上总线OCB（on-chip bus）技术。目前，基于IP 核互连的总线结构较有影响力的有三种：IBM公司的Core Connect，
ARM 公司的AMBA(Advanced MicrocontrollerBusArchitecture)和SilicoreCorp公司的Wishbone。
1．CoreConnect 总线
IBM 公司的CoreConnect 总线提供了三种基本结构：处理器内部总线PLB(Processor Local Bus)、片上外围总线OPB（On-ChipPeripheral Bus）和设备控制总线DCR（Device Control Register）。
(1) PLB 标准是为总线传输的主要发出者和接受者之间提供高带宽、低延迟的连接。其主要特征为：
􀂄 高性能处理器内部总线；
􀂄 交叠的读和写功能（最快每周期两次传输）；
􀂄 支持分段传输；
􀂄 读和写分开；
􀂄 32～64 位数据总线；
􀂄 32 位地址空间；
􀂄 支持16～64 字节突发传输模式；
􀂄 4 级仲裁优先权；
􀂄 特殊DMA（Direct Memory Access）模式。
(2) OPB 标准为连接具有不同的总线宽度及时序要求的外设和内存提供了一条途径，并尽量减小对PLB 性能的影响。其主要特性如下：
􀂄 片上外围总线、支持多个主设备；
􀂄 32 位地址空间；
􀂄 读和写数据总线分开；
􀂄 8～32 位数据总线；
􀂄 动态总线宽度；
􀂄 支持重试模式（如果主设备要求的从设备忙，主设备隔一段时间再次请求）；
􀂄 支持突发（burst）传输模式；
􀂄 支持DMA。
(3) DCR 是用来规范CPU 通用寄存器设备，控制寄存器之间传输数据。DCR 总线在内存地址映射中取消了配置寄存器，减少取操作，增加处理器内部总线的带宽。其主要特征如下：
􀂄 10 位地址总线；
􀂄 32 位数据总线；
􀂄 同步和异步的传输；
􀂄 分布式结构。
CoreConnect 拥有完备的一整套技术文档，在技术上可行性较强，可以应用在类似于工作站这样的高性能系统的连接，对于简单的嵌入式应用来说可能有点太复杂，提供的许多特性无法用到。
2．AMBA 总线
AMBA 总线体系结构定义了2 种总线：AHB（Advanced High-performance Bus）和APB（Advance Peripheral Bus），如图1-2 所示。
图1-2 AMBA 总线体系结构
(1) AHB 主要用于连接高性能、高吞吐率的设备，完成ARM 芯核与CPU外围部分例如存储通道控制器，DMA 控制器，SPI 接口等的整合。它的主要特性包括：
􀂄 多控制器；
􀂄 分段传输；
􀂄 单周期总线控制权移交；
􀂄 32～128 位总线宽；
􀂄 包含一种访问保护机制，用来区别特权访问和无特权访问模式，或指令和数据提取等；
􀂄 突发传输模式最大为16 节；
􀂄 访问空间限制在32 位；
􀂄 支持仲裁、REQ、GNT 和LOCK；
􀂄 支持字节、半字和字传输。
(2) APB 是专为降低功耗以及接口复杂性而设计的外围互联总线,它常被用于连接一些低带宽、低速传输的外设，主要特征如下：
􀂄 低性能、低功率外围总线；
􀂄 单控制器；
􀂄 32 位地址空间；
􀂄 32 位数据总线；
􀂄 分开读和写数据总线。
3．Wishbone 总线
Wishbone 总线是Silicore 公司推出的片上总线协议。它的结构极其简单、灵活，又完全公开、完全免费，获得众多支持。主要特征如下：
􀂄 所有应用使用一个总线体系结构；
􀂄 支持多控制器；
􀂄 64 位地址空间；
􀂄 8～64 位数据总线（可扩展）；
􀂄 单周期读和写；
􀂄 支持重试；
􀂄 支持内存映射，FIFO（FISRT IN FIRSTO U T ）和十字互连接口；
􀂄 由终端用户定义仲裁方式。
同前2 种总线结构相比，Wishbone 只定义了一种高速总线，在既需要高速总线又需要低速总线的系统中，使用两个Wishbone 接口，比起设计两个不同的接口要简单些。
4．Avalon 总线
这里，再介绍下将要用到的Avalon 总线。Avalon 总线发布于2000 年的秋天，是Altera 公司针对FPGAs 而设计的
一种SOPC 接口标准。它提供了各设备之间连接的接口，可以用于片上处理器和外设之间的连接。Avalon 总线具有支持SOPC，结构简单和可参数化配置等特点。主要特征如下：
􀂄 32 位地址空间，共计4Gbytes；
􀂄 所有Avalon 总线信号都是和Avalon 总线时钟同步的